2023openDACS开源EDA与芯片赛项由openDACS工作委员会与中科院计算技术研究所、中国科学院微电子研究所、北京大学、复旦大学、清华大学、北京开源芯片研究院、深圳微纳研究院、深圳华秋电子有限公司联合承办。本赛项聚焦集成电路产业的数字设计、模拟设计、芯片制造、芯片封装、处理器设计自动化、生成式芯片设计等领域，对促进产业高质量发展具有重要意义。本赛项包含五个方向共计10道赛题，分别如下：

数字芯片EDA方向：

赛题1：功能向量的时序电路故障模拟器

赛题2：增量式时序优化算法

赛题3：FPGA工艺映射算法及优化

模拟芯片EDA方向：

赛题4：模拟电路优化算法

赛题5：运算放大器自动化设计

芯片制造EDA方向：

赛题6：基于BSIM-CMG模型的器件模型提参

处理器设计自动化EDA方向：

赛题7：ASIP基于OpenHarmony软总线特性的硬化IP设计

赛题8：基于开源PDK的硅基板互连设计

生成式芯片设计方向：

赛题9：基于自动芯片生成框架AutoChip（ChipGPT 2.0）的流水线CPU设计

赛题10：AutoChip（ChipGPT 2.0）芯片创意设计

以下为各个赛题的详细说明。

1 赛题1：功能向量的时序电路故障模拟器

1.1 赛题简介

命题单位：openDACS工作委员会SIG1 设计验证&测试综合

赛题Chair：李华伟（中国科学院计算技术研究所）

1.2 赛题背景

故障模拟（fault simulation）是芯片测试的重要步骤，是测试向量生成系统（ATPG）和故障诊断的重要组成部分，主要用于模拟故障电路的行为，评估测试向量对电路内部可能存在的故障的检测能力。简单来说，故障模拟就是通过比较无故障电路和故障电路在特定测试向量下的逻辑仿真结果，来确定被测故障能否被检测到。

芯片在制造过程中，不可避免地会受到各种不可控因素的影响，导致制造出来的芯片存在各种缺陷。对于存在于芯片内部的缺陷，为了能够采用故障模拟等自动化方式检测缺陷，以及能够量化对缺陷的检测质量，通常会将缺陷抽象为各种故障模型，如固定型故障（stuck-at fault）、跳变延时故障（transition delay fault）、路径延时故障（path delay fault）等。其中，最为常用的故障模型是固定型故障。如图1-1所示，假设该与门的输入节点b存在stuck-at-1（缩写为SA1）故障，当我们同时对节点a、b施加激励（a=1，b=0）时，节点c的预期输出为“0”，但由于该故障的存在，节点c实际输出为“1”，也就代表着节点b处的SA1故障被测试向量（a=1，b=0）检测到了，这也就是故障模拟的一个简单流程。

图1-1 逻辑门的SA1故障检测示例

功能向量属于测试向量的一种，它是在电路的功能运行条件下生成的一种向量，用于测试电路的内部状态，并检测电路可能存在的制造缺陷。与结构测试向量（也称扫描向量）不同的是，功能向量本质上是时序向量，在时间轴的不同时钟周期上有不同的向量输入值，且电路内部节点的逻辑状态依赖于前面时钟周期输入的仿真结果。这也就意味着，对于功能向量的故障模拟来说，无法采用常用于结构测试向量模拟的位并行方法。同时，功能向量可能涵盖数万甚至上百万个时钟周期的电路运行过程，这也导致了针对功能向量的故障模拟十分耗时。

本赛题针对门级时序电路的单固定型故障，使用功能向量进行故障模拟，要求参赛队伍能够选取合适的算法，并尽可能采用并行模拟等性能优化方法，提供高性能的功能安全性评估。图1-2给出了功能向量的门级故障模拟简单流程示意图。

图1-2 功能向量的门级故障模拟流程示意图

1.3 赛题描述

1.3.1 描述

本赛题需要参赛队伍结合对功能向量和故障模拟的理解，设计一个C++程序，该程序应能读取赛题方提供的门级网表、ATPG library、故障列表和功能向量等文件，并通过对文件进行正确的解析和处理，完成对功能向量的故障模拟。程序输出为检测到的故障列表和未检测到的故障列表。

其中，参赛队伍需要完成以下几点：

（1）正确读入网表文件，并结合ATPG library的信息，将标准单元网表转化为适合进行仿真的网表结构。

（2）正确读入故障列表文件，结合故障列表的信息，在网表中正确的位置插入对应的故障。

（3）正确读入功能向量文件，获取对应输入节点的激励，和输出节点的预期响应。

（4）进行无故障电路的逻辑模拟，获取电路内部节点在对应时钟节点的无故障仿真值。

（5）进行故障模拟，在对应时钟节点测量电路输出节点的实际响应，根据预期响应和实际响应的对比结果，确定故障是否能被当前的功能向量所检测到。

（6）根据故障模拟的结果，分别输出检测到的故障列表和未检测到的故障列表。

本赛题允许参赛队伍结合算法的具体需求，使用多线程进行并行加速。考虑到参赛队伍的开发硬件环境不一致，为了公平起见，本赛题限制最大使用的线程数量为4。

1.3.2 赛题Case

赛题共建方为参赛队伍提供赛题Case用于验证和优化设计的程序，下面是对所提供的文件的简单实例。

（1）Verilog平面化网表

平面化的网表由一个module构成，定义了电路的输入节点、输出节点和实例化的标准单元等信息。赛题共建方为参赛队伍提供了已开源的Verilog网表parser，供参赛队伍参考使用，同时也允许参赛队伍使用自己开发的parser。图1-3给了一个例子。

图1-3 Verilog平面化网表示例

（2）ATPG library

本赛题提供的ATPG library采用JSON（JavaScript Object Notation）格式。JSON是一种简单的数据交换格式，已被证明很有用并足够简单。举例来说，通过如下的方式来表示一个AOI单元，其他单元也是采用相同的结构来表示。

图1-4给出了ATPG library的JSON描述示例，每个标准单元包含3个属性：name、signals和sim_primitives。

• name：数组形式，包含多个相同逻辑功能但驱动能力不同的单元名；

• signals：包含3中类型的信号，input、output和wire；

• sim_primitives：一个或多个自定义单元，每个自定义单元包括两个属性，sim_type和connection，分别表示单元的类型和连接关系，在connection中第一个信号是输出，其余是输入。

图1-4 ATPG library的JSON描述示例

（3）故障列表

故障列表的格式十分简单，仅包含了故障类型（sa0或sa1）、故障检测状态（NP、DT、ND或--，其中NP表示not analyzed，DT表示detected，ND表示not detected，--表示当前故障与上述故障为等价故障。在输入故障列表中，所有故障均为NP状态）和故障位置（标准单元的实例化名字和对应引脚名字）。图1-5给出了一个简单实例，其中包含三个故障，分别位于实例化的标准单元g84的Y引脚和A引脚，以及电路输入节点blif_reset_net，且这三个故障为等价故障。

图1-5 故障列表示例

（4）功能向量

本赛题的功能向量采用VCD（Value Change Dump）文件格式进行表示，VCD文件是标准波形文件，在数字电路模拟中用来记录指定电路节点信号值变化，记录了整个仿真的信息。需要说明的是，对于功能向量的故障模拟，如果测量信号仿真值的时钟节点不同，有可能会导致检测到的故障不同。为了保证结果的一致性，要求参赛队伍统一按照以下方式检测故障：在有电路输入节点的仿真值发生变化的时候，测量对比一次电路输出节点的仿真值，并以该对比结果判断故障是否被检测到。如图1-6的例子是一个VCD文件的节选，需要分别在5ns、10ns、15ns处测量电路输出节点的仿真值并作对比。VCD文件的格式说明请直接参考其标准定义文件。

图1-6 VCD文件的节选示例

1.3.3 输出文件

本赛题要求参赛队伍的程序在完成故障模拟之后输出两份文件，一份存储检测到的故障列表，另一份存储未检出到的故障列表。输出文件的格式应与赛题共建方提供的赛题Case中故障列表的格式保持一致。

1.3.4 环境

建议参赛队伍的开发环境和运行环境，C++使用兼容C++20版本，并在Linux系统环境下进行开发。下述给出参考的软件环境。

• gcc 10.3.0

• g++ 10.3.0

• cmake 3.13.4

1.4 评分标准

赛题共建方为本赛题准备了测试案例，将从测试案例中筛选并提供一部分案例给参赛队伍评估算法的质量；其余案例只作评分用途，不开放给参赛队伍。

测试评分：每个测试案例独立评分，遵循同样的评分标准。

（1）本赛题的故障检测结果以商用EDA工具的结果为golden结果，如果参赛队伍输出的结果与golden结果存在差异，则认为存在差异的故障检测失败。每出现一个存在差异的故障（等价故障按一个故障计算），则在计分基础上加0.01分。当存在差异的故障数量超过100个或超过总故障列表的1%时，则认为参赛队伍对当前案例的故障模拟失败，那么在该案例的评分为n（n为参赛队伍的数量）。

（2）案例通过条件（1）的情况下，假设参赛队伍有n支，则按程序总运行时间进行排序，第1名计1分，第2名计2分，以此类推，最后一名计n分。另外，对于单个测试案例的运行时间设置2小时的上限，超过2小时则结束程序的运行，并认为参赛队伍对当前案例的故障模拟失败，且在该案例的评分为n。

（3）案例通过条件（1）的情况下，如果存在运行时间相同的情况，则按分数相同，名次递增的规则评分。例如有2支队伍的运行时间相同且都是最快完成故障模拟的，则这2支队伍在评分上都是计1分，第3个队伍计3分。

对评分案例集中的每个案例进行评分后，总得分为单个案例得分的加权求和，其中单个案例的权重系数与该案例的规模成正相关。总计分越低的队伍，排名越高。

其他评分：设计文档质量，开源代码规范性等。

1.5 参赛作品要求

1.5.1 初赛作品

参赛队伍提交该赛题的设计文档，要求是PDF文档，在文档中应写清楚技术实现细节，包含以下几点：

• 功能描述

• 整体设计框架

• 功能模块细节设计

• 方案的优势和挑战

• 测试案例实验结果数据

1.5.2 决赛作品

参赛队伍提交功能代码，需要包含源代码、编译好的code二进制文件以及readme。其中，readme是对最终提交算法的基本说明，包括运行方式、输入格式说明等。如果程序运行需要依赖第三方库的，需要一并提供，防止由于版本不同而带来的结果差异。

1.5.3 作品提交通道

参赛队伍提交作品前，需将队长在大赛官网上的注册邮箱、用户名、姓名、手机号码等信息邮件发送给本赛题工作人员（联系邮箱：Johnhw_2019@qq.com，邮件主题命名为：“队伍名称”建仓申请），工作人员将为该队伍在 AtomGit 上创建一个私有仓库，并将队长添加为该仓库管理员。参赛队伍完成作品后，将作品相关文档及源代码提交至该仓库即可。提交作品命名方式为：赛题名称+队伍名称+作品标题。AtomGit网址：https://atomgit.com/。

1.6 奖励方案

（1）初赛评选冠军1名，奖励5万奖金；开源EDA新秀奖2名，奖励0.5万元；各颁发证书。

（2）初赛冠军将进入开源EDA与芯片赛项总决赛，在2024年4月进行总决赛路演，有机会获得“openDACS开源之星”及额外奖金2万元。

（3）为所有获奖队伍提供中国科学院计算所、开源芯片研究院、鹏城实验室、中科鉴芯（北京）科技有限责任公司等单位实习机会。

1.7 参考文献

[1] L.-T. Wang , C.-W. Wu , and X.Wen. 2006. VLSI Test Principles and Architectures: Design for Testability (Systems on Silicon). Morgan Kaufmann Publishers Inc., San Francisco, CA, USA.

[2] H. Lee and D. Ha, "HOPE: an efficient parallel fault simulator for synchronous sequential circuits," in IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, vol. 15, no. 9, pp. 1048-1058, Sept. 1996.

[3] M. B. Amin and B. Vinnakota, "Data parallel fault simulation," in IEEE Transactions on Very Large Scale Integration (VLSI) Systems, vol. 7, no. 2, pp. 183-190, June 1999.

[4] S. Hadjitheophanous, S. N. Neophytou and M. K. Michael, "Scalable parallel fault simulation for shared-memory multiprocessor systems," 2016 IEEE 34th VLSI Test Symposium (VTS), Las Vegas, NV, USA, 2016, pp. 1-6.

[5] A. Bosio and G. D. Natale, "LIFTING: A Flexible Open-Source Fault Simulator," 2008 17th Asian Test Symposium (ATS), Hokkaido, Japan, 2008, pp. 35-40.

[6] W. K. Lam, Hardware Design Verification: Simulation and Formal Method-Based Approaches. Englewood Cliffs, NJ, USA: Prentice-Hall, 2008.

[7] L. Lai , Y. Yang , H. Li , X. Lin, Parallel Logic Simulation for Functional Test, Journal of Computer-Aided Design & Computer Graphics, 2023, 35(5): 803-810.

[8] TestMAX ATPG and TestMAX Diagnosis User Guide, Synopsys, Inc., Sunnyvale, California, USA, 2021.

[9] IEEE Standard Verilog Hardware Description Language, in IEEE Std 1364-2001, vol., no., pp.1-792, 28 Sept. 2001.

2 赛题2：增量式时序优化算法

2.1 赛题简介

命题单位：openDACS工作委员会SIG3 物理设计&建模验证

赛题Chair：李兴权（鹏城实验室）

2.2 赛题背景

芯片在手机、电脑、汽车等电子设备中扮演着关键角色，芯片的时序性能控制着数据的传输速度、指令的执行时间，确保设备的高效运作和用户的流畅体验。本赛题针对芯片设计的性能需求，聚焦于增量式降低芯片的时延。

时序优化问题一直是芯片设计中的一个重要问题，随着芯片集成度的不断提高，时序问题也变得越来越复杂和关键。时序优化问题的核心在于如何降低芯片的时延，以保证芯片的正常工作。在不改变网表的情况下，时序优化的常用技术包括门控大小（gate sizing）和单元移动。权衡单元的上下游负载电容，从而实现延迟的降低。

门控大小技术可以通过调整逻辑门的尺寸来减少电路路径上的延迟。具体而言，增大门尺寸可以驱动更大的负载，从而减小下游延迟。然而，增大的门尺寸，会导致其驱动单元的负载增加，从而增大上游延迟；单元移动技术可以通过重新排列电路中的逻辑单元来改善电路性能。通过将相关单元放在靠近彼此的位置，可以减少电路路径长度并降低延迟。

本赛题针对布局后单元分布与走线情况，在不改变网表的情况下使用调整门控大小和单元移动等技术进行增量式时序优化，要求参赛队伍能够选取合适的算法，并尽可能采用并行等性能优化方法，提供高性能的时序优化算法。

2.3 赛题描述

2.3.1 描述

本赛题中，为了简化问题，将芯片区域划分成网格，忽略网格中单元的坐标与重叠，只需满足网格内单元的总面积不超过指定的最大可容纳面积。同样的，以网格作为GCell，只需考虑二维布线，保证线网连通且每个GCell内的走线不超过指定的布线容量。如图2-1所示。

图2-1 GCell布线容量为2时的示例，左图满足要求

需要参赛队伍结合对时序优化手段的理解，设计一个C++程序，该程序应能根据赛题共建方提供的解析后数据，构建合适的数据结构，并通过时序优化算法，完成对版图的优化。程序输出为优化后的布局和布线结果。图2-2给出了简单示例。

图2-2 增量式时序优化例子

借助开源项目，赛题共建方提供参考流程与文件解析，如图2-3所示（其中黄色部分需要参赛队伍进行填充设计），参赛队伍需要完成以下几点：

图2-3 基于iEDA代码开发流程

（1）根据赛题共建方提供的解析后数据，构建合适的数据结构，兼顾高效存储与算法应用。

（2）对于单元布局，要求在不改变网表的情况下进行优化，其中门控大小调整会提供标准单元库，单元库中为每种功能的逻辑单元提供了n个size，即有n个不同的库单元实现了相同的组合逻辑功能。为了保证优化后的网表保持原有的逻辑功能，每个单元只能替换为具有相同组合逻辑功能的库单元。

（3）对于单元移动后需要更新走线情况，需要满足布线需求小于布线容量，布线需求的计算方式为通过GCell完整的track条数，布线容量的计算方式为当一根线完整地经过GCell时，将计算一根完整的track，对于未完全穿过，则简单计算为0.5根track。赛题共建方会提供样例进行比对。

（4）在满足增加面积的约束基础上，进行时序优化，输出时序优化后的合法布局布线结果。

（5）使用赛题共建方的时序评估工具获得评价结果，根据参赛队伍输出的走线情况，根据线长和单位RC，时序评估工具使用非线性延时模型（NLDM）和互连线Elmore计算最差/总负裕量。

本赛题允许参赛队伍结合算法的具体需求，使用最多8线程进行并行加速。

2.3.2 赛题Case

赛题共建方为参赛队伍提供赛题Case用于验证和优化设计的程序。下面是对所提供的文件的简单示例。

（1）网表：netlist(.v文件)

（2）初始布局：GCell单元位置信息(.def文件)

具体单元描述如下：

• Cell

对应工艺下的单元，包含形状（如宽、高）、类别标记（Gate Sizing所需）等信息。

数据（信息）获取接口：

int get_width() const; // 获取单元宽度

int get_height() const; // 获取单元高度

equivCellType get_equiv_cell_type() const; // 获取单元所属类别

• Instance

设计文件使用的单元实例，对应具体的Cell；标注连接关系（Net）所需的引脚（Pin）点，提供位置的获取和更新接口。

图2-4 Instance连接关系

• 数据（信息）获取接口：

Cell get_cell() const; // 获取工艺下对应的Cell

int get_coordi_x() const; // 获取Instance左下角横坐标

int get_coordi_y() const; // 获取Instance左下角纵坐标

void update_location(Point<int,int>); // 更新单元左下角坐标

vector<Pin> get_pin_list() const; // 获取该instance的pin列表

• 全局接口

vector<Instance> get_inst_list() const; // 获取设计所有单元集合

vector<Net> get_net_list() const; // 获取设计所有线网集合

vector<Cell> obtain_equiv_cells(Cell* cur_cell); // 输入当前Cell，获取同类型的Cell集合（供Gate Sizing）

（3）初始绕线

• GCell

GCell是一个矩形方格，通过GCell将版图划分为多个方格，每一层的GCell规格一样，其定义如下：

GCELLGRID [axis] [start] DO [scale_num] STEP [interval]

其中"GCELLGRID"为GCell定义的起始字段；"[axis]"为所要描述的轴方向，X和Y；"[start]"为轴开始的坐标；"[scale_num]"为轴上的坐标数量；"[interval]"为坐标之间的间隔。

在def中的示例如下：

GCELLGRID X 1200 DO 2 STEP 500

GCELLGRID X 0 DO 5 STEP 300

GCELLGRID Y 1050 DO 2 STEP 50

GCELLGRID Y 150 DO 4 STEP 300

GCELLGRID Y 0 DO 2 STEP 150

以上GCellGrid定义在版图(Die)上如下所示：

图2-5 GCellGrid

• Guide文件

Guide作为布线的结果，其单位是一个完整的GCell，Guide只需要描述routing层即可。

以net0举例，其布线结果在guide文件如下：

net0

(

300 150 1200 450 M1

900 150 1200 1050 M2

900 750 1200 1050 M1

)

GCell在每一层的大小分布都是一致的，通过分析guide，net0的布线结果如下：

图2-6 布线结果示例

• 开源工艺库（.tlef文件、.lef文件、.lib文件）

• sdc文件(.sdc文件)

定义需要进行时序优化的时钟。

2.3.3 输出文件

本赛题要求参赛队伍的程序在完成时序优化之后输出优化后的单元布局和布线结果。输出文件的格式应与赛题共建方提供的赛题Case中输入的格式保持一致。

2.3.4 环境

建议参赛队伍的开发环境和运行环境，C++使用兼容C++20版本，并在Linux系统环境下进行开发。下述给出参考方式：

（1）从Dockerhub上下载，使用镜像提供的编译工具和依赖库进行项目构建。

（2）手动安装依赖库并编译。

2.4 评分标准

赛题的所有测试案例根据网表规模分为大、中、小三类测试案例。赛题从这三类测试案例中筛选并提供一部分案例给参赛队伍评估算法的质量；其余案例只作评分用途，不开放给参赛队伍。

每个测试案例有独立的评分，遵循同样的评分标准：

（1）在限制增加面积的基础上，比较最差/总负裕量的提升幅度，数值越大排名越靠前。取队伍的前10名，第一名10分，第二名9分，依此类推。

（2）输出的布局结果需要满足合法性要求（GCell内的单元面积，GCell间走线无溢出），在给定的运行时间和内存限制下运行，否则不得分。

（3）对评分案例集中的每个案例进行评分后，总得分为单个案例得分的加权求和，其中单个案例的权重系数与该案例的规模成正相关。总计分越高的队伍，排名越高。

2.5 参赛作品要求

2.5.1 初赛作品

参赛队伍提交该赛题的设计文档，要求是PDF文档，在文档中应写清楚技术实现细节，包含以下几点：

• 功能描述

• 整体设计框架

• 功能模块细节设计

• 方案的优势和挑战

2.5.2 决赛作品

参赛队伍提交功能代码，需要包含源代码、编译好的code二进制文件以及readme。其中，readme是对最终提交算法的基本说明，包括运行方式、输入格式说明等。如果程序运行需要依赖第三方库的，需要一并提供，防止由于版本不同而带来的结果差异。在比赛结束前接受随时提交，赛题共建方会固定周期进行评测并对外发布排名。

2.5.3 作品提交通道

参赛队伍提交作品前，需将队长在大赛官网上的注册邮箱、用户名、姓名、手机号码等信息邮件发送给本赛题工作人员（联系邮箱：Johnhw_2019@qq.com，邮件主题命名为：“队伍名称”建仓申请），工作人员将为该队伍在 AtomGit 上创建一个私有仓库，并将队长添加为该仓库管理员。参赛队伍完成作品后，将作品相关文档及源代码提交至该仓库即可。提交作品命名方式为：赛题名称+队伍名称+作品标题。AtomGit网址：https://atomgit.com/。

2.6 奖励方案

（1）初赛评选冠军1名，奖励5万奖金；开源EDA新秀奖2名，奖励0.5万元；各颁发证书。

（2）初赛冠军将进入开源EDA与芯片赛项总决赛，在2024年4月进行总决赛路演，有机会获得“openDACS开源之星”及额外奖金2万元。

（3）为所有获奖队伍提供中国科学院计算所、开源芯片研究院、鹏城实验室、中科鉴芯（北京）科技有限责任公司等单位实习机会。

2.7 参考文献

[1] S. Held and J. Hu, “Gate sizing,” in Electronic Design Automation for IC Implementation, Circuit Design, and Process Technology, L. Lavagno, I. L. Markov, G. Martin, and L. K. Scheffer, Eds. Boca Raton, FL, USA: CRC Press, 2016, pp. 245–260.

[2] Papa, David A., et al. "RUMBLE: an incremental, timing-driven, physical-synthesis optimization algorithm." Proceedings of the 2008 international symposium on Physical design. 2008.

[3] Held, Stephan. "Gate sizing for large cell-based designs." 2009 Design, Automation & Test in Europe Conference & Exhibition. IEEE, 2009.

[4] Li, Zhuo, and Weiping Shi. "An O (mn) time algorithm for optimal buffer insertion of nets with m sinks." Proceedings of the 2006 Asia and South Pacific Design Automation Conference. 2006.

[5] Papa, David A., and Igor L. Markov. Multi-Objective Optimization in Physical Synthesis of Integrated Circuits. Vol. 166. Springer Science & Business Media, 2012.

[6] Zou P, Cai Z, Lin Z, et al. Incremental 3D Global Routing Considering Cell Movement and Complex Routing Constraints. IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, 2022.

3 赛题3：FPGA工艺映射算法及优化

3.1 赛题简介

命题单位：鹏城实验室

赛题Chair：罗国杰（北京大学）

3.2 赛题背景

随着芯片设计日益复杂和先进技术的不断发展，如图3-1所示，FPGA（现场可编程门阵列）在芯片原型验证和嵌入式系统中的应用越来越广泛。FPGA工艺映射是将逻辑电路映射到可编程逻辑查找表（LUT）的必不可少的过程，对FPGA设计的性能、功耗和面积（PPA）至关重要，图3-2是FPGA的基本结构。

图片1.png

图3-1 FPGA市场规模图

图片2.png

图3-2 FPGA基本门LUT表示图

然而，随着设计规模的增加和性能要求的提高，传统的工艺映射算法面临着挑战。这些算法在应对庞大的搜索空间、时序约束的优化、资源利用率的提升以及功耗的降低方面可能存在不足。为了提高FPGA设计的性能和资源利用率，对FPGA工艺映射算法进行优化是必要的。

3.3 赛题描述

3.3.1 描述

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图3-3 FPGA工艺映射算法概要图

如图3-3所示是一个传统的FPGA工艺映射算法的概要图，其主要流程是对原始电路的每个节点进行CUT组的枚举，然后通过面积、深度等特性对每个节点的CUT组进行排序后，选择每个节点上最优的CUT，从而实现对真个电路面积的覆盖。从传统算法的流程来看，其还有很多可以进一步改进以及优化的地方。

图片4.png

图3-4 赛题主题流程图

如图3-4所示，本赛题聚焦于基于智能CUT选择的工艺映射算法设计。该算法将利用智能筛选和优先割技术，以减少不必要的搜索空间并提高工艺映射的效率。通过对逻辑电路的结构和特性进行分析，算法能够智能地选择最优的割集（Cut Set）作为候选映射目标。同时，算法还将优化割集的选择顺序，以进一步减少搜索空间并提高映射效果。

该赛题的目标是设计一个高效的智能筛选优先割的工艺映射算法，能够在大规模和复杂的FPGA设计中提供优秀的PPA性能。算法需要考虑多个因素，如逻辑电路的规模、时序要求、资源限制和功耗约束等。该算法的设计将充分利用智能筛选和优先割技术，结合先进的优化方法，以实现高效的工艺映射和优化。

3.3.2 赛题case

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图3-5 与非门的逻辑完备表示图

每个案例的输入文件为AIG（And-Inverter Graph）格式的组合逻辑电路。AIG电路中的每个基本门为与门或者非门，如图3-5所示，与门和非门是逻辑完备组，可以表示其它所有基本门单元。一个典型的输入文件如图3-6所示（本次赛题只针对组合逻辑网表，所以第三项L总是 0）：

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图3-6 AIG文件格式图

3.3.3 输出要求

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图3-7 FPGA网表图

输出文件为 LUTs 组成的网表。一个K输入的 LUT本质上是一个K位地址的单输出RAM，可以通过存储真值表的方式实现任意K输入的布尔逻辑。一个典型的输出文件如图3-7所示，其中o0 = i0&i1&i2&i3&i4&i5; o1 = i0 | i2 | i4。

3.3.4 比赛环境

（1）运行环境

操作系统：Linux系统；

硬件环境：64位x86CPU、128GB运行内存、1TB硬盘、NVIDIA-GPU；

软件环境：gcc7.5.0、g++7.5.0、glibc2.27、python3.7、cuda-驱动。

（2）参考工具

iMAP：https://gitee.com/oscc-project/iMAP。

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图3-8 iMAP软件运行图

如图3-8所示，iMAP支持“.aig”文件的读写以及FPGA网表的写出。对于参赛队伍只需要关注FPGA工艺映射环节的算法即可。

3.4 评分标准

（1）必备要求：通过等价性检查。保证输出的FPGA网表和原始输入AIG的逻辑等价，否则该题计0分。

（2）加权评分：cost=50%*runtime + 30%*delay + 20%*area， cost越低表示结果质量越好，则对应case的得分就越高。

3.5 参赛作品要求

3.5.1 初赛作品

参赛队伍提交该赛题的设计文档，要求是PDF文档，在文档中应写清楚技术实现细节，包含以下几点：

• 功能描述

• 整体设计框架

• 功能模块细节设计

• 方案的优势和挑战

• 测试案例实验结果数据

3.5.2 决赛作品

参赛队伍提交功能代码，需要包含源代码、编译好的code二进制文件以及readme。其中，readme是对最终提交算法的基本说明，包括运行方式、输入格式说明等。如果程序运行需要依赖第三方库的，需要一并提供，防止由于版本不同而带来的结果差异。

3.5.3 作品提交通道

参赛队伍提交作品前，需将队长在大赛官网上的注册邮箱、用户名、姓名、手机号码等信息邮件发送给本赛题工作人员（联系邮箱：Johnhw_2019@qq.com，邮件主题命名为：“队伍名称”建仓申请），工作人员将为该队伍在 AtomGit 上创建一个私有仓库，并将队长添加为该仓库管理员。参赛队伍完成作品后，将作品相关文档及源代码提交至该仓库即可。提交作品命名方式为：赛题名称+队伍名称+作品标题。AtomGit网址：https://atomgit.com/。

3.6 奖励方案

（1）初赛评选冠军1名，奖励5万奖金；开源EDA新秀奖2名，奖励0.5万元；各颁发证书。

（2）初赛冠军将进入开源EDA与芯片赛项总决赛，在2024年4月进行总决赛路演，有机会获得“openDACS开源之星”及额外奖金2万元。

（3）为所有获奖队伍提供北京开源芯片研究院、上海安路信息科技有限公司、鹏城实验室、北京大学等关联单位实习机会。

3.7 参考文献

[1] S. Chatterjee, A. Mishchenko, R. Brayton, X. Wang and T. Kam, "Reducing structural bias in technology mapping", IEEE TCAD 2006.

[2] D. Chen and J. Cong, "DAOmap: a depth-optimal area optimization mapping algorithm for FPGA designs", ICCAD 2004.

[3] A. Mishchenko; S. Cho; S. Chatterjee; R. Brayton. “Combinational and sequential mapping with priority cuts.”, ICCAD 2007.

4 赛题4：模拟电路优化算法

4.1 赛题简介

命题单位：openDACS工作委员会SIG7 模拟电路设计

赛题Chair：叶佐昌（清华大学）

4.2 赛题背景

在模拟集成电路领域，电路自动化设计辅助工具的成熟度和丰富度远远不如数字集成电路领域，并且由于电路性能和结构的抽象表达存在困难，模拟电路设计的难度远高于数字电路设计。尽管模拟电路在一个 SOC 芯片中可能只占据很小一部分，但往往成为整个电路设计的瓶颈。目前，模拟集成电路设计主要依赖于设计者丰富的设计经验和扎实的电路理论知识，通过电路拓扑结构选择、手工分析、SPICE 电路仿真调试、电路参数修正以及手工绘制版图等一系列耗时的工作来完成。这一过程非常繁琐复杂，而且任何一个环节出错都要投入大量的时间。因此，模拟电路设计时间往往占据整个芯片设计周期的90%以上。随着电路设计复杂度不断提高，产品迭代周期越来越短，模拟电路设计越来越成为产品开发中的瓶颈，提高模拟集成电路设计效率已成为迫在眉睫的问题。

在电路参数优化方面，众多领域内的专家与学者尝试运用数学优化方法以实现电路参数的自动优化。基于优化的自动化设计方法通常结合优化算法，如线性规划、凸非线性规划、非凸混合整数非线性规划、粒子群算法、模拟退火算法、进化算法和贝叶斯优化。尽管优化算法为电路设计提供了便利，但仍存在一些局限性。首先，当电路规模过大时，优化算法可能面临维度灾难的问题；其次，优化算法并未整合电路设计中的专家知识与经验，因此可能遍历许多不必要的点，从而导致额外的时间开销。

随着计算机科学领域的发展，机器学习技术已逐渐成功应用于模拟集成电路建模设计，催生了第三种尺寸自动化设计技术，即基于机器学习的电路自动化设计技术。相较于基于仿真的优化方法，一些研究采用神经网络模型，借助近似模型替代和补充 SPICE 仿真器，以规避耗时的电路仿真。这些研究仅在电路设计完成后调用仿真器以确保设计精度。尽管应用人工神经网络取代模拟器可大幅节省时间，但这类人工神经网络模型的训练集需覆盖整个设计空间，导致资源消耗巨大。

与数字集成电路相比，模拟集成电路设计难点在于描述模拟集成电路行为的性能指标繁多，例如常见的运算放大器，其设计指标涵盖增益、带宽、摆率、建立时间、噪声、相位裕度、共模抑制比、电源抑止比、共模输入范围、共模输出范围等多个方面。与数字集成电路更注重速度和功耗的关注点不同，模拟集成电路设计需要在各种性能指标间实现权衡。如图4-1所示，依据模拟集成电路设计的八边形法则，各类性能指标相互影响并制约，这为模拟集成电路的自动化综合带来了显著挑战。

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图4-1 模拟电路的八边形法则

4.3 赛题描述

4.3.1 描述

模拟电路优化问题，可以定义为寻找合适的参数x,在满足一系列给定约束(g(x)≤0)的情况下，最优化电路的某项性能或者性能的组合，其数学表达如图4-2。

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图4-2 带约束的优化问题

不同应用场景，对于目标函数和约束条件要求不同，例如一个典型的运算放大器设计，在某些应用中，要求在增益、带宽、相位裕度、摆率满足要求的情况下，功耗达到最小从而满足低功耗设计的要求。另外一些应用中，要求在功耗、增益等指标满足要求的情况下，摆率最大，从而满足高速应用的要求。

（1）赛题给定的目标函数f(x)，该目标函数接收输入向量x，输出值表示对应的电路性能（越小越好）。

（2）赛题给定各约束满足的情况g(x)，其中g(x)≤0表示约束得到满足，g(x)>0表示约束未得到满足。

（3）参赛队伍开发的程序，可以多次调用函数f(x)和g(x)，根据其返回值，来调整x，直至达到最优。

参赛队伍在清华大学提供的TED设计环境中完成比赛内容。TED是一个基于Python的模拟电路敏捷设计环境。例如图4-3是一个用TED实现的5管运放电路的实现例子。此外，TED中还提供了针对各种电路性能仿真分析的“测试器”。每个测试器包含着一个或者多个Testbench，用于构造测例来测试电路模块的某项性能。测试器的结果会返回电路的一项或者多项性能，如图4-4。

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图4-3 用TED实现的5管运放电路

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图4-4 TED中用于获得电路性能的“测试器”

在TED设计环境中已经构建好了完整的优化框架。TED和TED优化框架作为实际电路设计和优化算法之间的桥梁，为赛题提供了如调用仿真器，读取仿真波形，转化为电路性能等繁琐的功能。参赛队伍只需专注于核心的优化算法研究和开发。此外优化框架中提供了部分常用的优化算法，如基于差分进化、贝叶斯优化、梯度下降等优化算法作为参考。图4-5是TED中的优化框架。

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图4-5 TED优化框架

图4-6给出了一个典型的TED电路优化的例子，在这个例子中，调用了一个系统已经实现的电路模块，在电路模块中定义了优化变量。在这个测例中，定义了优化的问题，也就是哪些性能作为优化目标，哪些性能作为约束条件。测例中选择了DE（差分进化）作为优化算法来求解这个优化问题。这里的DE算法，使用的是开源的差分进化算法。

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图4-6 TED中电路优化的例子

参赛队伍需要实现自己的优化算法，取代图4-6中使用的DE算法。理想情况下，参赛队伍的算法应该比开源的DE算法更优。

下面给出优化算法的一个模板，参赛队伍实际实现的优化算法需要以这个样例为模板，这样才能与优化框架其余的部分实现良好的对接。

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图4-7 优化算法样例

4.3.2 赛题Case

赛题共建方为参赛队伍提供赛题Case用于验证和优化设计的程序。用于参赛队伍调试的电路例子主要为不同结构的运算放大器，以及放大器在不同应用中的目标函数及约束条件定义。

4.3.3 输出文件

本赛题要求参赛队伍开发优化算法程序。优化算法以赛题提供的样例为模板，并遵循赛题给定的输入输出接口规范。赛题评测程序会根据实际测试样例的优化结果来评测优化算法的性能并给出评分。优化算法最终输出为优化后的电路设计参数x。

4.3.4 环境

参赛队伍不需要搭建开发环境，开发环境由赛题共建方提供。开发环境通过如下链接进行申请。申请界面如图4-8所示。其中最后一项填写“参加EDA大赛”。申请者经过审核后会收到邮件和使用说明。http://123.58.98.217:5000/apply

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图4-8 TED使用申请

4.4 评分标准

赛题共建方为本赛题准备了测试案例，从测试案例中筛选并提供一部分案例给参赛队伍评估算法的质量；其余案例只作评分用途，不开放给参赛队伍。

测试评分：每个测试案例独立评分，遵循同样的评分标准。本赛题的电路优化主要考察以下几点：

（1）约束满足（满分40）

测试作品案例的约束是否满足，如有约束不满足，则会有相应罚分。

（2）目标函数值（满分20）

测试作品目标函数值以最小者记为f0，获得满分。其余的作品函数为f，f越大则得分越低，具体公式待定。

（3）优化时间（满分20）

如有约束不满足，除扣除相应约束的得分外，优化时间记0分。在所有约束均满足的情况下，优化时间以最小者记为t0，获得满分。其余作品优化时间为t，则获得分数t0/t*20。时间越长，得分越低。

（4）报告及代码质量（满分20）

依据评委判断评分。

（5）其它

对于单个测试案例的运行时间设置2小时的上限，超过2小时则结束程序的运行，并认为参赛队伍对当前案例的优化失败，该测例获得0分。

4.5 作品提交

4.5.1 初赛作品

初赛主要由参赛队伍在TED平台服务器上自由开发为主，提供若干测例用于开发。开发完成的代码，提交正式评测（测例与开发使用的测例不同且在比赛结束前不公开）并由打分系统自动评测获得客观评分并实时公布排名。初赛作品在服务器上的得分排名靠前者进入决赛。每个初赛作品提交正式评测次数不大于20次。

4.5.2 决赛作品

决赛阶段参赛队伍可以优化程序，并继续在TED平台上提交自动正式评测。每个决赛作品允许提交正式评测次数不大于50次。正式评测的测例在比赛结束后会进行公布。

4.5.3 作品提交通道

初赛及决赛作品需提交至TED设计平台（http://123.58.98.217:5000/apply）进行测试，通过测试的作品需提交至AtomGit平台。参赛队伍提交作品前，需将队长在大赛官网上的注册邮箱、用户名、姓名、手机号码等信息邮件发送给本赛题工作人员（联系邮箱：Johnhw_2019@qq.com，邮件主题命名为：“队伍名称”建仓申请），工作人员将为该队伍在 AtomGit 上创建一个私有仓库，并将队长添加为该仓库管理员。参赛队伍完成作品后，将作品相关文档及源代码提交至该仓库即可。提交作品命名方式为：赛题名称+队伍名称+作品标题。AtomGit网址：https://atomgit.com/。

4.6 奖励方案

（1）初赛评选冠军1名，奖励5万奖金；开源EDA新秀奖2名，奖励0.5万元；各颁发证书。

（2）初赛冠军将进入开源EDA与芯片赛项总决赛，在2024年4月进行总决赛路演，有机会获得“openDACS开源之星”及额外奖金2万元。

（3）为所有获奖队伍提供清华大学的实习机会。

5 赛题5：运算放大器自动化设计

5.1 赛题简介

命题单位：openDACS工作委员会SIG7 模拟电路设计

赛题Chair：叶佐昌（清华大学）

5.2 赛题背景

运算放大器是模拟集成电路的核心，其使用十分普遍，设计原理已经被充分研究，因而理应实现完全的自动化设计，或者实现工艺泛化和参数化的设计，也就是一次设计，多次复用。然而在目前实际模拟电路设计中，运算放大器设计与理想中的工艺泛化和参数化仍有很大差距，仍需要靠人工完成大量设计。本赛题要求参赛队伍基于TED平台，实现运算放大器的工艺泛化和参数化的自动化设计。

随着集成电路特征尺寸的缩小，MOS 管的寄生耦合电容增大，同时沟道输出电阻变小，这使得设计一个满足性能指标要求的运算放大器变得更加具有挑战性。在运算放大器电路设计中，无论是采用手工计算还是自动化的方法，最终目的是得到满足电路性能要求的晶体管尺寸。传统的设计方法通过反复调整晶体管的沟道宽度 W 和沟道长度 L，并使用电路仿真器对比电路性能和指标要求之间的差距，最终得到合适的电路尺寸参数。因此通常的电路尺寸自动化设计方法很自然的以晶体管的 W 和 L 作为变量进行电路的优化设计。然而晶体管的 W 和 L 的取值难以约束，往往会得到不可接受的电路尺寸结果，使电路偏离正常的工作状态。

随着模拟集成电路设计方法研究的不断深入，研究者们提出了一种基于工作点驱动的设计方法，该方法使用电路直流工作点上的一组独立的电压和电流作为变量，避免了传统方法中难以约束晶体管尺寸的问题。基于 gm/Id 参数的设计方法（又称之为查表法）是工作点驱动设计方法的变体，与传统方法不同之处在于以晶体管的 gm/Id 和 Id 两个变量为主导，使用 gm/Id 参数代替传统工作点驱动方法中的工作电压作为设计变量，利用 gm/Id 参数来确定晶体管的工作区域。相比工作点驱动方法，基于 gm/Id 参数的方法具有独特的优势，并被广泛应用于运算放大器、带隙基准电路和低噪声放大器等电路的设计中。 gm/Id 参数由晶体管的工作电压 Vgs、Vds 和 Vbs 决定，其中 Vgs 对 gm/Id 参数取值的影响最大，在实际设计过程中通常认为 gm/Id 由 Vgs 直接决定，且二者可以相互映射。使用 gm/Id 参数作为主要设计变量的好处在于，对于大多数 CMOS 工艺的晶体管器件，gm/Id 参数的取值范围一般在 4S/A 到 31S/A 之间，并且很容易根据 gm/Id 的取值将器件工作区域划分为弱反型区（大于 20S/A）、中等反型区（10S/A~20S/A）以及强反型区（小于 10S/A）。相比于使用端电压作为设计变量，使用 gm/Id 参数能更加容易地设置晶体管的工作状态。

要实现基于gm/ID的工艺泛化和参数化的电路设计，首先需要针对不同工艺的晶体管在不同尺寸和偏置电压条件下做扫描仿真，并将仿真结果中晶体管的小信号工作参数，如gm、Id、gds、cgs、cgd等信息记录在LUT查找表中。实际设计过程中通过API来对这些参数进行查询。

电路参数计算完成后，需要进行电路的实现和版图的实现。传统的设计工具不支持参数化的电路实现。基于Python语言的模拟敏捷设计工具TED可以实现参数化的电路描述。下图为TED实现参数化运放的例子。

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图5-1 运放设计样例

在TED中按照规范实现的运放电路，可以调用测试函数自动获得运放所有性能指标。性能指标的样例如图5-2、图5-3所示。

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图5-2 仿真输出性能样例

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图5-3 运放版图样例

5.3 赛题描述

5.3.1 描述

赛题要求参赛队伍根据提供的视频课程学习TED平台的使用，并最终在TED平台中完成所需要的运放生成器设计。

设计一个跨工艺可以实现自动设计的全差分运算放大器“生成器”。要求差分输入、差分输出，结构不限。该生成器用Python代码实现，可以实现在给定工艺和设计指标的情况下，自动完成电路的设计过程，无需人工干预，达到或者尽可能接近给定设计指标。

【特别注意】与常规比赛中要求参赛队伍在特定工艺、特定要求完成特定电路设计不同，本赛题要求参赛队伍开发的是“运放生成器”。工艺和设计指标给定之后，生成器应根据工艺和设计指标自动完成设计而不需人工参与。

图5-4为设计指标的样例。注意这个并非赛题最终给的设计指标。

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图5-4 设计指标样例

参赛队伍开发的运放生成器应完成：

（1）设计参数计算。具体实现方法可以参考给定的设计文档。注意，该文档描述的是在T65工艺下的具体设计。本赛题设计要求完成“工艺泛化”的自动设计。也就是说，在工艺改变的情况下，提交的代码需要能够完成该电路的自动设计过程。

（2）电路实现与仿真。在TED平台下实现设计的电路并完成电路仿真，且不少于3个工艺达到预定设计指标。

（3）电路优化。利用现成的优化器，或者自己实现优化算法，以gm/ID获得的设计参数作为初值，对该电路进行自动调优。优化目标是在保持其他性能满足图4指标的基础上，尽可能地优化电路的GBW。

（4）版图实现。完成版图设计，实现合理紧凑的版图布局，尽可能优化版图最小外接矩形面积，通过LVS验证，进行版图寄生参数提取，获得后仿真性能。

5.3.2 赛题Case

赛题会给出难度不同的若干组设计指标，要求参赛队伍开发的生成器在不同工艺下达到设计指标。每组设计指标为一个测例。最终评分为所有测例得分的总和。参赛队伍开发过程会得到若干用于开发的测例。这些测例不会用于最终正式评测。

5.3.3 输出文件

本赛题要求参赛队伍开发优化算法程序。优化算法以赛题提供的样例为模板，并遵循赛题给定的输入输出接口规范。赛题评测程序会根据实际测试样例的优化结果来评测优化算法的性能并给出评分。

5.3.4 环境

参赛队伍不需要搭建开发环境，开发环境由赛题共建方提供。开发环境通过下面连接进行申请。申请界面如图5-5所示。其中最后一项填写“参加EDA大赛”。申请者经过审核后会收到邮件和使用说明。http://123.58.98.217:5000/apply

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图5-5 TED使用申请

5.4 评分标准

赛题共建方为本赛题准备了测试案例，从测试案例中筛选并提供一部分案例给参赛队伍评估算法的质量；其余案例只作评分用途，不开放给参赛队伍。

测试评分：每个测试案例独立评分，遵循同样的评分标准。本赛题的电路优化主要考察以下几点：

（1）约束满足（满分40）

测试作品案例的约束是否满足，如有约束不满足，则会有相应罚分。

（2）目标函数值（满分20）

测试作品优化目标函数值以最小者记为f0，获得满分。其余的作品目标函数为f，f越大则得分越低，具体公式待定。

（3）版图面积（满分10）

版图LVS不通过则为0分。LVS通过且满足DRC规则的情况下，面积最小者为满分，面积越大分数越低。

（4）优化时间（满分10）

如有约束不满足，除扣除相应约束的得分外，优化时间记0分。在所有约束均满足的情况下，优化时间以最小者记为t0，获得满分。其余选手优化时间为t，则获得分数t0/t*10。时间越长，得分越低。

（5）报告、代码及版图质量（满分20）

依据评委判断评分。

（6）其它

对于单个测试案例的运行时间设置30分钟的上限，超过30分钟则结束程序的运行，并认为参赛队伍对当前案例的优化失败，该测例获得0分。

5.5 参赛作品要求

5.5.1 初赛作品

初赛主要由参赛队伍在服务器上自由开发为主，提供若干测例用于开发。开发完成的代码，提交正式评测（测例与开发使用的测例不同且在比赛结束前不公开）并由打分系统自动评测获得客观评分并实时公布排名。初赛作品在服务器上的得分排名靠前者进入决赛。每个初赛作品提交正式评测次数不大于20次。

5.5.2 决赛作品

决赛阶段参赛队伍可以优化程序，并继续在平台上提交自动正式评测。每个决赛作品允许提交正式评测次数不大于50次。正式评测的测例在比赛结束后会进行公布。

5.5.3 作品提交通道

初赛及决赛作品需提交至TED设计平台（http://123.58.98.217:5000/apply）进行测试，通过测试的作品需提交至AtomGit平台。参赛队伍提交作品前，需将队长在大赛官网上的注册邮箱、用户名、姓名、手机号码等信息邮件发送给本赛题工作人员（联系邮箱：Johnhw_2019@qq.com，邮件主题命名为：“队伍名称”建仓申请），工作人员将为该队伍在 AtomGit 上创建一个私有仓库，并将队长添加为该仓库管理员。参赛队伍完成作品后，将作品相关文档及源代码提交至该仓库即可。提交作品命名方式为：赛题名称+队伍名称+作品标题。AtomGit网址：https://atomgit.com/。

5.6 奖励方案

（1）初赛评选冠军1名，奖励5万奖金；开源EDA新秀奖2名，奖励0.5万元；各颁发证书。

（2）初赛冠军将进入开源EDA与芯片赛项总决赛，在2024年4月进行总决赛路演，有机会获得“openDACS开源之星”及额外奖金2万元。

（3）为所有获奖队伍提供清华大学的实习机会。

6 赛题6：基于BSIM-CMG模型的器件模型提参

6.1 赛题简介

命题单位：openDACS工作委员会SIG4 芯片制造EDA

赛题Chair：李志强（中国科学院微电子研究所）

6.2 赛题背景

在集成电路设计中，电路仿真是一个重要的环节，它可以帮助设计者验证电路的功能和性能，进而实现电路优化设计。为了进行准确的电路仿真，需要有合适的器件模型。器件模型通常是一种数学方程或表达式，它可以描述器件在不同工作条件下的行为特性，例如电流-电压特性、电容-电压特性、噪声特性等。提取准确的器件模型参数是建立精准器件模型的基本要求，在实际应用中，需要根据实际测试数据对模型参数进行提取，以获得更精确的模型参数，从而提高模型的准确性和可靠性。器件模型提参工具通过最优化方法和特性化解决方案协同调动能够大大提高器件模型的校准和验证效率。同时，开源提参工具有利于群策群力、相互学习，共同推动集成电路研发设计中基础模块的构建与不断完善。

为了描述多栅极器件结构的特性，需要有合适的器件模型和模型参数。BSIM（Berkeley Short-channel IGFET Model）是一种广泛使用的MOSFET器件模型，它由加州大学伯克利分校开发，经过多年的改进和更新，已经成为业界标准。BSIM-CMG是一种适用于多栅极MOSFET的模型版本，它考虑了多栅极结构的物理效应，如量子限制、短沟道效应、栅极漏电流等。BSIM-CMG模型包含了多个子模型，如表面势模型、电荷模型、电流模型、噪声模型等。随着多栅器件在现代集成电路中的广泛应用，BSIM-CMG模型已成为许多工业界和学术界研究者使用的重要选择。为了更好地应对不同应用场景下的设计和优化需求，BSIM-CMG模型的参数提取变得尤为关键。为了使用BSIM-CMG模型进行电路仿真，需要提取器件的模型参数，即根据实际测量的器件特性数据，反推出模型中的模型参数数值。这是一个非线性优化问题，通常需要使用数值方法来求解。模型参数提取的目标是使得模拟计算得到的器件特性与实际测量得到的器件特性尽可能接近，即最小化误差函数。

6.3 赛题描述

本赛题给定一组多栅器件的实际测量数据，包括输出特性曲线（输出电流与漏极电压的关系，在不同栅极电压下测量）和转移特性曲线（输出电流与栅极电压的关系，在不同漏极电压下测量），以及BSIM-CMG模型中涉及到的部分参数（如栅极氧化层厚度、沟道长度、沟道宽度等），请使用BSIM-CMG模型进行参数提取，并开发一个模型参数提取的开源代码。具体任务如下：

（1）研究BSIM-CMG器件模型的原理和参数，理解模型参数对器件特性的影响。

（2）利用提供的测试数据集，包括多栅MOSFET的电流-电压（I-V）特性曲线等，进行数据分析和处理。

（3）开发开源工具原型：利用C、C++、Python、Matlab编程语言等，设计并实现一个器件模型参数提取工具原型。

（4）评估模型参数提取的性能，包括以下几个方面：

• 拟合效果：模型提取的参数能否使得BSIM-CMG模型能够较好地拟合测试数据，包括I-V曲线、C-V曲线（备用数据）等。

• 参数提取准确性：模型提取的参数与真实参数之间的误差大小，包括参数值和参数间的相互关系。

• 参数提取稳定性：模型在不同测试数据集上的参数提取结果的一致性和稳定性（均匀的留出部分I-V数据集(测试集)，用于验证参数提取的预测性）。

• 代码质量：开源软件的设计和实现是否合理、高效、易于使用和维护。

• 报告质量：竞赛报告的完整性、准确性和清晰度，包括模型参数提取方法的详细描述、实验结果的分析和讨论。

6.4 评分标准

赛题共建方为本赛题准备了案例数据，从案例数据中筛选并提供一部分案例数据给参赛队伍评估算法的质量；其余案例数据只作评分用途，不开放给参赛队伍。

（1）参数提取的准确性（40分）：评估参赛队伍提取的BSIM-CMG模型I-V特性与测试数据间的误差，器件I-V特性曲线精确度（30分）；Ion、Ioff、SS以及Vth拟合精度（10分）。

（2）参数提取的稳定性（20分）：评估参赛队伍提取的模型参数在不同测试数据集（10分）或者不同器件（10分）上的稳定性。通过对多组测试数据进行参数提取，并对比不同测试数据集之间的参数差异，稳定性越好得分越高。

（3）算法的创新性和复杂性（20分）：评估参赛队伍的算法在参数提取过程中的创新性和复杂性。创新性的算法可能采用新的数学方法、优化算法或者数据处理技术（10分）；复杂性越低得分越高（10分），以便于实际应用。

（4）代码和文档的完整性和可读性（10分）：评估参赛队伍提交的代码和文档的完整性和可读性。代码应该实现了完整的模型参数提取算法（5分），并且注释清晰、结构清晰（5分）。文档应该包含了详细的算法描述、实现细化和对比结果分析，以便于评审人员评估和复现参赛队伍的工作。完整性和可读性越好得分越高。

（5）原则上总分上限是100分，但支持参赛队伍大胆创新并会获得特殊加分（10分）。

参赛队伍需遵循竞赛规定的提交截止日期，并按照规定的格式提交代码、文档和竞赛报告。竞赛评审人员将根据评估标准对参赛队伍的工作进行综合评估，并评选出在各项评估标准上表现优秀的获胜者。

备注：以上评估标准可根据实际竞赛情境和要求进行调整和补充，以确保竞赛的公正、公平和科学性。赛题共建方可以根据竞赛的目标和参赛队伍的背景，设定适当的权重和评分标准，用于评估参赛队伍的竞赛表现。此外，评估过程中可以采用多种方式，例如对代码进行验证、对报告进行审查、对实验结果进行统计分析等，以确保评估结果的客观性和准确性。

6.5 参赛作品要求

赛题共建方将提供一组包含多个测试数据的数据集，用于参赛队伍开发模型参数提取的算法。参赛队伍需使用提供的数据集进行模型参数提取，并提交完整的代码、文档和竞赛报告。竞赛报告中应包含对算法的原理、实现细节、实验结果的详细描述和分析，以及对比实验和结果的讨论。

提示：

（1）参赛队伍可以参考BSIM-CMG模型的文档，了解模型中各个参数的含义和范围。

（2）参赛队伍可以选择一种合适的误差函数，例如均方误差（MSE）、相对误差（RE）等，来衡量实际测量数据与仿真数据之间的差异。参赛队伍也可以选择其他的误差函数，只要能够反映数据之间的差异即可。

（3）参赛队伍可以使用一种数值优化算法，例如梯度下降法（GD）、牛顿法（NM）、遗传算法（GA）等，来寻找最优的模型参数值。也可以选择其他的优化算法，只要能够有效地最小化误差函数即可。

（4）参赛队伍可以使用一种编程语言或工具，例如C、C++、Python、Matlab等，来实现参数提取。也可以选择其他的编程语言或工具，只要能够实现参数提取的功能即可。

6.5.1 初赛作品

参赛队伍提交该赛题的设计文档，要求是PDF文档，在文档中应写清楚技术实现细节，包含以下几点：

• 针对I-V特性模型提参整体设计框架

• 各模块功能简介

• 功能模块算法细节设计

• 各功能模块算法的优势和挑战

• 参数提取与模型校准与验证初步成果

6.5.2 决赛作品

参赛队伍提交基于BSIM-CMG模型的器件参数提参代码的完整文件包，需要包含源代码、编译好的code二进制文件以及readme。其中，readme是对最终提交的提参算法细节与使用方法的基本说明，包括代码中使用最优化算法及其它算法的关键说明、模型参数给定范围、代码的使用方法和具体步骤、运行方式、输入格式说明等。如果程序运行需要依赖第三方库，需要一并提供，防止由于版本不同而带来的结果差异。

6.5.3 作品提交通道

参赛队伍提交作品前，需将队长在大赛官网上的注册邮箱、用户名、姓名、手机号码等信息邮件发送给本赛题工作人员（联系邮箱：Johnhw_2019@qq.com，邮件主题命名为：“队伍名称”建仓申请），工作人员将为该队伍在 AtomGit 上创建一个私有仓库，并将队长添加为该仓库管理员。参赛队伍完成作品后，将作品相关文档及源代码提交至该仓库即可。提交作品命名方式为：赛题名称+队伍名称+作品标题。AtomGit网址：https://atomgit.com/。

6.6 奖励方案

（1）初赛评选冠军1名，奖励5万奖金；开源EDA新秀奖2名，奖励0.5万元；各颁发证书。

（2）初赛冠军将进入开源EDA与芯片赛项总决赛，在2024年4月进行总决赛路演，有机会获得“openDACS开源之星”及额外奖金2万元。

（3）参加比赛的队伍，具备本赛题相关的EDA基础后，将有机会被推荐到国内一流的科研机构或EDA企业实习。可选实习单位：中国科学院微电子研究所。

6.7 参考文献

[1] Technical Manual of BSIM-CMG：Technical Manual of BSIM-CMG · BSIM-CMG Technical Manual (gitbooks.io)

[2] UC Berkeley：BSIM-CMG – BSIM Group (berkeley.edu)

[3] BSIM-CMG: Standard FinFET compact model for advanced circuit design | IEEE Conference Publication | IEEE Xplore

[4] 其它关于器件模型提参的开源资源和文献（避免误导没有详细列举）。

7 赛题7：ASIP基于OpenHarmony软总线特性的硬化IP设计

7.1 赛题简介

命题单位：openDACS工作委员会SIG8 处理器设计自动化

赛题Chair：刘永新（深圳市微纳集成电路与系统应用研究院）

7.2 赛题背景

7.2.1 应用背景

在万物互联时代，设备数量剧增，OpenHarmony的弹性部署能力与软总线能力可实现将大大小小的各类设备高质量高效率连接，并灵活组合成新超级终端应用，是为行业提质增效的核心抓手。OpenHarmony通过分布式软总线技术，实现分布式调度、分布式存储、分布式流转，多套设备之间实现能力的快速整合、快速连接、能力互助、资源共享，组成超级终端的特性。

本赛题聚焦于软总线协议全部或局部功能模块基于Verilog-HDL语言的逻辑设计实现及网表综合。通过将KaihongOS软总线IP化，能助力OpenHarmony生态相关芯片的快速设计，加速OpenHarmony生态的建设。进一步地，通过将软总线的部分协议栈下沉到芯片，软硬件协同设计、联合优化，加速了软总线的执行效率。

7.2.2 技术背景

研究支持软总线软件IP及支持算法加速的RISC-V扩展指令集，根据对OpenHarmony软总线、弹性部署等软件及算法加速需求的不同，提供不同的算子加速策略，解决软件相较硬件计算慢、设备传输延迟较大的问题，实现设备无感发现、快速连接及组网。设计扩展指令时需要尽可能遵循RISC-V指令扩展规范，选择合理的数据交互方式，充分利用不同指令类型提供的编码字段。

7.3 赛题描述

7.3.1 软总线介绍

软总线目前是使用COAP协议作为软总线的节点的发现协议, 传输使用TCP协议，通过适配各种物理链路，完成的一种软件上的虚拟总线。分布式软总线实现近场设备间统一的分布式通信管理能力，提供不区分链路的设备间发现连接、组网和传输能力，主要功能如下：

（1）发现连接：提供基于Wifi、蓝牙、有线等通信方式的设备发现连接能力。

（2）设备组网：提供统一的设备组网和拓扑管理能力，为数据传输提供已组网设备信息。

（3）数据传输：提供数据传输通道，支持消息（TCP）、文件（Fillp）、数据流（Fillp）传输等能力。

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图7-1

CoAP发现协议：

（1）基于消息模型：定义了4个消息类型，设备端可通过4个请求方法（GET、PUT、POST、DELETE）对服务器端资源进行操作。

（2）基于请求/响应模型：对CoAP Server云端设备资源操作都是通过请求与响应机制来完成，类似HTTP。请求与响应的数据包都是放在CoAP消息里面进行传输的。

（3）基于消息的双向通信（M2M）：CoAP Client与CoAP server双方都可以独立向对方发送请求.双方可当client或者server角色。

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图7-2

COAP协议特点：

（1）轻量最小长度仅为4Byte；

（2）支持可靠传输，数据重传，块传输，确保数据可靠到达；

（3）支持IP多播，即可以同时向多个设备发送请求（比如CoAP client搜索CoAP Server）；

（4）低功耗 ,非长连接通信。

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图7-3

传输极简协议：

表示层、会话层、传输层和网络层协议栈精简为一层，突破 TCP/IP 协议的传输限制，时延缩减70%。

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图7-4

fillp传输协议：

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图7-5

7.3.2 描述

本赛题的竞赛内容及说明如下：

（1）输入

软总线相关协议；

软总线软件实现代码。

（2）输出

软总线全部或局部功能模块（IP）设计方案；

包含扩展执行单元的Verilog-HDL源码；

功能仿真（前仿）及编译结果netlist文件输出。

（3）功能

基于预设的数据，通过IP后能够正确输出。

（4）赛题程序运行环境

操作系统：Linux系统；

硬件环境：64位x86 CPU，内存4GB以上，硬盘256GB以上；

软件环境：EDA工具自选或国家“芯火”深圳平台EDA环境。

（5）资料下载链接

https://gitee.com/openharmony/docs/tree/master/zh-cn；

https://gitee.com/openharmony/communication_dsoftbus。

（6）参考方案架构

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图7-6

7.4 评分标准

（1）全部或局部硬化方案合理，有明确的软硬件协同方案（50分）；

（2）硬化IP的接口定义明确（30分）；

（3）硬化IP仿真结果正确且Verilog-HDL程序可综合形成网表（20分）。

7.5 参赛作品要求

作品提交通道：

参赛队伍提交作品前，需将队长在大赛官网上的注册邮箱、用户名、姓名、手机号码等信息邮件发送给本赛题工作人员（联系邮箱：Johnhw_2019@qq.com，邮件主题命名为：“队伍名称”建仓申请），工作人员将为该队伍在 AtomGit 上创建一个私有仓库，并将队长添加为该仓库管理员。参赛队伍完成作品后，将作品相关文档及源代码提交至该仓库即可。提交作品命名方式为：赛题名称+队伍名称+作品标题。AtomGit网址：https://atomgit.com/。

7.6 奖励方案

（1）初赛评选冠军1名，奖励5万奖金；开源EDA新秀奖2名，奖励0.5万元；各颁发证书。

（2）初赛冠军将进入开源EDA与芯片赛项总决赛，在2024年4月进行总决赛路演，有机会获得“openDACS开源之星”及额外奖金2万元。

（3）参加比赛的队伍，具备本赛题相关的EDA基础后，将有机会被推荐到国内一流的科研机构或EDA企业实习。可选实习单位：深圳市微纳集成电路与系统应用研究院(简称“微纳研究院”)、深圳开鸿数字产业发展有限公司(简称“深开鸿”)。

8 赛题8：基于开源PDK的硅基板互连设计

8.1 赛题简介

命题单位：openDACS工作委员会SIG8 处理器设计自动化

赛题Chair:樊嘉琪（华进半导体封装先导技术研发中心有限公司）、王郁杰（中国科学院计算技术研究所）

8.2 赛题背景

2.5D/3D等先进集成工艺以其高密度集成、低互连延迟、多工艺异质集成等优势在高性能处理器、射频芯片等领域发挥了重大作用。AMD、NVIDIA、Intel等公司都陆续推出了2.5D处理器的设计方案。图8-1是一个典型的2.5D设计示意图。逻辑芯粒（Logic）和存储芯粒（HBM）通过高密度的硅基板（Silicon Interposer）实现高速互连。硅基板与芯片类似，是使用光刻技术在硅衬底上制造金属线做成的基板，其线宽线距小于传统的有机基板，可以提供密度更高的互联资源。

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图8-1 2.5D封装示意图

先进集成工艺不仅带来了芯片性能和形态的变化，还影响了芯片设计的流程。2D芯片主要考虑芯片制造工艺对于芯片的影响，芯片制造者（称为FAB或者Foundry）向设计者提供PDK（Process Design Kit），里面包含工艺信息、模型文件、设计规则等。2.5D芯片设计不仅需要考虑芯片制造工艺的影响，还必须考虑封装工艺对于芯片的影响，比如多个芯粒之间互联系统的电气参数、接口物理设计等，这就需要封装厂（OSAT，Outsourced Semiconductor Assembly and Testing ）提供相应的工艺文件。

由于设计工具兼容性、理论体系的差异，目前OSAT工艺文件对于前端的支持并不成熟，芯片-封装交互设计效率较低。主要缺少封装工艺配套器件库、工艺配套模型以及先进封装特色DRC/LVS检查规则等必须组件，而且由于EDA工具兼容性等问题，未能形成像传统芯片设计一样的中心化的设计平台。

在这一系列需求下，面向先进封装方案的工艺库APDK（Advanced Package Design Kit）被提出。该库包含EDA与工艺协同文件、常规结构参数化单元、设计规则以及IPD器件与模型等，可以用于基于硅基板的封装设计和仿真。

本赛题要求参赛队伍基于开源APDK工艺设计硅基板并仿真，硅基板支持两个芯粒通过UCIe协议互连，参赛队伍需要根据基板设计工艺决定芯片接口bump的排布，并且提供硅基板的布线方案、仿真结果等。

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图8-2 芯片-封装交互设计流程

8.3 赛题描述

8.3.1 描述

本赛题需要参赛队伍结合对UCIe互联标准的理解，利用提供的硅基板PDK完成两颗PHY模块互联通道的版图设计。

其中，参赛队伍需要完成以下几点：

（1）参赛队伍需要正确理解UCIe互联标准1.0版中关于先进封装方案的规范，采用APDK提供的封装技术交付满足指标的版图设计。

（2）参赛队伍需要正确理解赛题共建方提供的DRM（Design Rule Manual），交付的版图必须满足设计规则，符合流片要求，通过DRC和LVS验证。

（3）参赛队伍需要正确导入赛题共建方提供的两颗互联PHY的Bump Map和互联网表，Bump Size与Bump Pitch在DRM约束内，由参赛队伍自由选择。

（4）交付的版图需要符合UCIe标准中对先进封装方案的规范要求。参赛队伍需要考虑信号完整性设计，详细要求遵照UCIe标准相应章节。

（5）在满足Design Rule和信号完整性指标的情况下，设计出带宽密度尽可能高的互联通道，带宽密度计算公式如下：

带宽密度(GB/s/mm) = 单条lane速率(Gbps) × 位宽(本题中为64) × 2 ÷ die边长(mm) ÷ 8（bit换算Byte）

根据公式，bump排布相对位置固定的情况下，小的Bump Pitch会降低die边长，可以提升带宽密度，但是布线也将更加拥挤。

（6）参赛队伍需使用APDK中的DRC和LVS Rule Deck完成版图的物理验证，并交付DRC/LVS Report。

（7）参赛队伍需根据赛题共建方提供的ERM（Electrical Rule Manual）完成信号完整性仿真，并交付仿真报告。信号完整性是对于电子信号质量的一系列度量标准，用于验证设计的可靠性。信号完整性仿真则是通过仿真工具，模拟相应条件下的信号传输情况，得到当前设计的电气性能。本赛题中参考的UCIe1.0标准采用VTF（voltage transfer function）作为传输链路无源特性的评估指标，通过规定的函数计算不同频率下接收端Rx和发送端Tx的电压幅值比而得，具体包含损耗函数和串扰函数。若在某一速率下同时满足两者的指标要求，即认为当前设计支持该速率下的传输，验证得到的最大速率用于上述带宽密度的计算。

8.3.2 赛题输入文件

赛题共建方为参赛队伍提供版图设计和信号完整性仿真所需的输入文件。下面是对所提供的文件的简单说明。

（1）UCIe互联标准1.0版

2022年3月初，AMD、ARM、ASE、Google Cloud、Intel、Meta（Facebook）、微软、高通、三星、台积电联合宣布成立行业联盟，共同打造Chiplet互连标准、推进开放生态。

UCIe联盟在2022年推出《UCIe标准1.0》，在芯片封装层面确立裸片到裸片（D2D）互连的统一标准，目的是建立一个基于芯粒的开放生态系统，实现物理上的简化，甚至更复杂的多制程混合匹配。

UCIe用于实现chiplet（Core、Memory、I/O…）之间的标准连接。相比较于其它的传统的PCB、MCM、SIP等互连方式，小芯片互连的目标是达到类似于SOC的低功耗、高性能和低延时的特点。

（2）两颗PHY的Bump Map和互联网表

本赛题提供两颗PHY的Bump Map和互联网表。Bump Map提供csv格式，定义了两颗PHY中Bump的Net Name，参赛队伍需根据DRM约束，制定合理的Bump Size和Bump Pitch，并赋予Bump Map中提供的Net信息，按照Net Name同名即互联的原则，完成传输通道的设计。本赛题提供的Bump Map中包含信号Net和电源/地Net，其中信号Net均为Die to Die互连，电源/地Net只用于构成信号参考路径和Shielding设计，无需引出到转接板背面。

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图8-3 Bump Map示意图（比赛排布以cvs文件为准）

（3）NCAP interposer PDK 1.0版

赛题共建方根据现有先进封装工艺能力建立一组描述半导体工艺细节的文件，供EDA工具配套使用。PDK包含以下内容：

1） PDK安装程序

• 用户可根据产品设计需求，在PDK安装脚本中选择相应的OPTION配置；

• 脚本配置完成后，会自动调用对应的Technology File, Display File，LayerMap File，激活对应Pcell，删除冗余Pcell；

• PI材料可选择JSR5100/BL301，材料选择不同，Pcell参数以及Design Rule会联动变化；

• 支持6种RDL Metal Option选择，其中interposer 正面1~3层RDL可选，背面0~1层RDL可选。RDL Metal Option的选择不同，Pcell结构亦会随之变换。

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图8-4 APDK安装脚本

2） NCAP interposer工艺技术文件 (TF file, display file)

• Metal Option配置完成后会自动调用对应的Technology file, display file；

• Technology File用来定义工艺参数；

• Display File用来定义图形显示。

3）参数化单元（Parameterized Cell）

• 提供Via/Micro Bump/C4 Bump/TSV Pcell等硅基板常用结构单元；

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图8-5 结构单元示意

• 提供Testkey Pcell等标准测试结构单元；

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图8-6 标准测试结构单元示例

• 提供IPD器件SPICE模型。

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图8-7 IPD器件SPICE模型示意

4） Metal Fill/Metal Slot Rule

• 提供Metal Fill自动化脚本，用于填充金属以满足制造工艺对金属密度下限要求；

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图8-8 Metal Fill示意

• 提供Metal Slot自动化脚本，用于为金属打孔，满足制造工艺对于金属密度上限的要求。

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图8-9 Metal Slot示意

5） DRC/LVS Rule Deck

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图8-10 部分设计规则检查示例

6）数据导出

• 设计完成后，调用APDK中的LayerMap文件，将OA数据转换为GDSII格式，交付晶圆厂生产；LayerMap文件将database layer与GDS layer number相关联，节省设计方与生产方在数据交互上的沟通成本。

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图8-11 LayerMap文件示意，包括Layer标号以及对应意义等信息

• NCAP interposer Design/Electrical Rule Manual。赛题共建方提供PDF格式的硅基板设计规则手册给参赛队伍做版图设计参考。

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图8-12 硅基板设计规则手册示意

8.3.3 输出文件

本赛题要求参赛队伍根据任务要求，交付版图设计文件（GDSII格式）、DRC Report、LVS Report和信号完整性仿真报告。

GDSII文件是用来表达芯片版图信息的标准文件，通常包含晶体管、金属层、绝缘层、电路布局等信息，用于IP供应商、设计者、制造厂家之间传递版图信息。GDSII格式是标准格式，但是通常需要使用特定的EDA工具和软件，用户难以直接阅读。

信号完整性仿真是基于仿真工具对信号互连电气特性进行的分析，用于在设计阶段评估信号传输性能，辅助工程师实现设计的signoff。在本赛题中，要求信号完整性报告中必须包含VTF仿真结果和带宽密度计算结果。

8.3.4 环境

本赛题任务涉及到Linux系统环境以及相关EDA工具。下述给出参考的软件环境。

• Linux version 3.10.0-957.el7.x86_64

• CentOS Linux release 7.6.1810 (Core)

• Cadence Virtuoso/APD 17.4

• Empyrean Aether

• Empyrean Argus

• 主流SIPI仿真工具任选（ANSYS\Cadence\...）

8.4 评分标准

赛题共建方为本赛题准备了测试案例，从测试案例中筛选并提供一部分案例给参赛队伍评估算法的质量；其余案例只作评分用途，不开放给参赛队伍。

测试评分：每个测试案例独立评分，遵循同样的评分标准。

（1）版图的DRC/LVS检查以华大九天Argus工具的结果为golden结果，如果参赛队伍输出的版图存在DRC和LVS Violation，则认为版图设计未达到Signoff标准，成绩无效。

（2）案例通过条件（1）的情况下，则按仿真所得的互连设计带宽密度大小排序，密度越大排名越靠前。

8.5 参赛作品要求

8.5.1 初赛作品

参赛队伍提交该赛题的设计文档，要求是PDF文档，在文档中应写清楚技术实现细节，包含以下几点：

• 功能描述

• 整体设计框架

• 功能模块细节设计

• 方案的优势和挑战

• 测试案例实验结果数据

8.5.2 决赛作品

参赛队伍提交功能代码，需要包含源代码、编译好的code二进制文件以及readme。其中，readme是对最终提交算法的基本说明，包括运行方式、输入格式说明等。如果程序运行需要依赖第三方库的，需要一并提供，防止由于版本不同而带来的结果差异。

8.5.3 作品提交通道

参赛队伍提交作品前，需将队长在大赛官网上的注册邮箱、用户名、姓名、手机号码等信息邮件发送给本赛题工作人员（联系邮箱：Johnhw_2019@qq.com，邮件主题命名为：“队伍名称”建仓申请），工作人员将为该队伍在 AtomGit 上创建一个私有仓库，并将队长添加为该仓库管理员。参赛队伍完成作品后，将作品相关文档及源代码提交至该仓库即可。提交作品命名方式为：赛题名称+队伍名称+作品标题。AtomGit网址：https://atomgit.com/。

8.6 奖励方案

（1）初赛评选冠军1名，奖励5万奖金；开源EDA新秀奖2名，奖励0.5万元；各颁发证书。

（2）初赛冠军将进入开源EDA与芯片赛项总决赛，在2024年4月进行总决赛路演，有机会获得“openDACS开源之星”及额外奖金2万元。

（3）为所有获奖队伍提供华进半导体封装先导技术研发中心有限公司、中国科学院计算技术研究所、之江实验室等单位的实习机会。

9 赛题9：基于自动芯片生成框架AutoChip（ChipGPT 2.0）的流水线CPU设计

9.1 赛题简介

命题单位：openDACS工委会SIG8 处理器设计自动化

赛题Chair:王颖（中国科学院计算技术研究所）

9.2 赛题背景

随着大语言模型的爆发式发展，其已经具备了任务划分和规划、操作工具和编写代码的能力。一个自然的想法是使其主导硬件设计自动化过程，而AutoChip工具（ChipGPT 2.0）就提供了这样一种端到端的由自然语言提示到芯片版图的全自动设计方法。然而，尽管大语言模型展现出支持硬件设计自动化的潜力,设计质量仍高度依赖于自然语言描述的准确性和设计启发性。为实现高质量的自动化设计,我们需要依靠大模型生成包含清晰设计目标和充分考虑约束条件的高质量语言提示。与此同时,为使语言模型不断学习并给出更佳的设计方案,还需要在设计流程中加入必要的交互,由工程师给出反馈并纠正语言模型的错误理解及不完善之处。

9.3 赛题描述

9.3.1 描述

RISC-V作为一个开源、免费、高效的CPU指令集架构，正被广泛应用。然而现代通用处理器架构高度复杂，设计空间巨大，因此设计高质量的RISC-V处理器仍有着相当高的设计门槛。本赛题针对广泛的RISC-V CPU架构设计需求，聚焦于利用端到端自动芯片生成框架AutoChip实现CPU设计的自动化。

本赛题要求参赛队伍针对RISC-V流水线处理器的设计需求，设计高质量的自然语言提示，使用自动芯片生成框架AutoChip，实现支持RISC-V 32I指令集的高性能流水线处理器。同时，利用AutoChip提供的芯片前后端设计功能，完成流水线处理器的布局布线、时序分析、功耗分析等工作，生成可制造的芯片版图。RTL可正确运行仿真Dhrystone benchmark并得到性能分数。

9.3.2 赛题Case

赛题共建方为参赛队伍提供了完成简单三级流水RISC-V处理器的自然语言提示和自动设计过程中的其他交互内容，供参赛队伍参考使用。

9.3.3 输出文件

本赛题要求参赛队伍在AutoChip完成自动设计后提供下列内容：

（1）AutoChip自动导出的日志文件，其中记录了参赛队伍与自动设计框架的完整交互过程。

（2）设计文件，其中包括各个模块的RTL代码、EDA工具处理结果（包括中间结果如报告）和最终的gds文件。

（3）设计文档，要求是PDF文档，在文档中应写清楚技术实现细节，包含以下几点：设计思路；完整的自然语言提示和中间的交互过程；设计的优势和挑战；时序、功耗、面积报告和运行Dhrystone性能报告。

9.3.4 环境

参赛队伍需首先前往www.chipgpt.in进行注册，并在网页端与AutoChip工具交互，所需的输出文件也可在该网站直接下载。

9.4 评分标准

本赛题评分项如下，各项得分综合即为参赛队伍最终评分，根据评分进行排名。

（1）面积效率/MHz：参赛作品由Dhrystone benchmark进行打分，给出的分数除以时钟频率（MHz），再除以面积，即为该项评分。

（2）其他评分：设计文档质量，设计规范性等。

9.5 参赛作品要求

9.5.1 初赛作品

赛题共建方为初赛队伍提供100美元预算，用于初赛作品的准备。初赛队伍提交必要的输出文件和设计文档，经过赛题共建方验证及评审后公布名次，取前十支队伍进入决赛。

9.5.2 决赛作品

赛题共建方为决赛队伍提供300美元预算，用于决赛作品的准备。决赛队伍需对作品进行第二轮迭代优化，并重新提交。

9.5.3 作品提交通道

初赛及决赛作品需提交至训练通道ChipGPT平台（https://www.chipgpt.in/ ）进行测试，通过测试的作品需提交至AtomGit平台。参赛队伍提交作品前，需将队长在大赛官网上的注册邮箱、用户名、姓名、手机号码等信息邮件发送给本赛题工作人员（联系邮箱：Johnhw_2019@qq.com，邮件主题命名为：“队伍名称”建仓申请），工作人员将为该队伍在 AtomGit 上创建一个私有仓库，并将队长添加为该仓库管理员。参赛队伍完成作品后，将作品相关文档及源代码提交至该仓库即可。提交作品命名方式为：赛题名称+队伍名称+作品标题。AtomGit网址：https://atomgit.com/。

9.6 奖励方案

（1）初赛评选冠军1名，奖励5万奖金；开源EDA新秀奖6名，奖励0.5万元；各颁发证书。

（2）初赛冠军将进入开源EDA与芯片赛项总决赛，在2024年4月进行总决赛路演，有机会获得“openDACS开源之星”及额外奖金2万元。

（3）为所有获奖队伍提供中科院计算所、开源芯片研究院、鹏城实验室、中科鉴芯（北京）科技有限责任公司等单位实习机会。

9.7 参考文献

[1] Chang, Kaiyan, et al. "ChipGPT: How far are we from natural language hardware design." arXiv preprint arXiv:2305.14019 (2023).

[2] https://github.com/Significant-Gravitas/Auto-GPT.

[3] Bubeck, Sébastien, et al. "Sparks of artificial general intelligence: Early experiments with gpt-4." arXiv preprint arXiv:2303.12712 (2023).

[4] https://riscv.org/wp-content/uploads/2017/05/riscv-spec-v2.2.pdf.

[5] https://github.com/sifive/benchmark-dhrystone.

10 赛题10：AutoChip（ChipGPT 2.0）芯片创意设计

10.1 赛题简介

命题单位：openDACS工委会SIG8 处理器设计自动化

赛题Chair：王颖（中国科学院计算技术研究所）

10.2 赛题背景

随着大语言模型的爆发式发展，其已经具备了任务划分和规划、操作工具和编写代码的能力。一个自然的想法是使其主导硬件设计自动化过程，而AutoChip工具（ChipGPT 2.0）就提供了这样一种端到端的由自然语言提示到芯片版图的全自动设计方法。然而，尽管大语言模型展现出支持硬件设计自动化的潜力,设计质量仍高度依赖于自然语言描述的准确性和设计启发性。为实现高质量的自动化设计,我们需要依靠大模型生成包含清晰设计目标和充分考虑约束条件的高质量语言提示。与此同时,为使语言模型不断学习并给出更佳的设计方案,还需要在设计流程中加入必要的交互,由工程师给出反馈并纠正语言模型的错误理解及不完善之处。

10.3 赛题描述

10.3.1 描述

AutoChip（ChipGPT 2.0）是一种利用GPT自动生成芯片（包括芯片设计前后端）的框架。在AutoChip中，用户需给出关于目标芯片的设计信息（如架构、接口等）的高质量的自然语言提示，即可直接得到芯片的版图设计。本赛题要求参赛队伍使用AutoChip设计任意功能的芯片，芯片设计具有创新性、一定的复杂度和较好的性能。初赛作品预算100美金，高分设计奖励流片机会。

10.3.2 赛题Case

赛题共建方为参赛队伍提供了完成定制处理器设计的自然语言提示和自动设计过程中的其他交互内容，供参赛队伍参考使用。

10.3.3 输出文件

本赛题要求参赛队伍在AutoChip完成自动设计后提供下列内容：

（1）AutoChip自动导出的日志文件，其中记录了参赛队伍与自动设计框架的完整交互过程。

（2）设计文件，其中包括各个模块的RTL代码、EDA工具处理结果（包括中间结果如报告）和最终的gds文件。

（3）设计文档，要求是PDF文档，在文档中应写清楚技术实现细节，包含以下几点：设计思路；完整的自然语言提示和中间的交互过程；设计的优势和挑战；时序、功耗、面积报告和运行Dhrystone性能报告。

10.3.4 环境

参赛队伍需首先前往www.chipgpt.in进行注册，并在网页端与AutoChip工具交互，所需的输出文件也可在该网站直接下载。

10.4 评分标准

本赛题评分项如下，各项得分综合即为参赛队伍最终评分，根据评分进行排名。

（1）芯片设计创新性，即功能描述是否具有新颖性和挑战性。

（2）芯片设计复杂度，即RTL源码的行数和模块数。

（3）面积效率/MHz：参赛作品由Dhrystone benchmark进行打分，给出的分数除以时钟频率（MHz），再除以面积，即为该项评分。

（4）其他评分：设计文档质量，设计规范性等。

10.5 参赛作品要求

10.5.1 初赛作品

赛题共建方为初赛队伍提供100美元预算，用于初赛作品的准备。初赛队伍提交必要的输出文件和设计文档，经过赛题共建方验证及评审后公布名次，取前十支队伍进入决赛。

10.5.2 决赛作品

赛题共建方为决赛队伍提供300美元预算，用于决赛作品的准备。决赛队伍需对作品进行第二轮迭代优化，并重新提交。

10.5.3 作品提交通道

初赛及决赛作品需提交至训练通道ChipGPT平台（https://www.chipgpt.in/ ）进行测试，通过测试的作品需提交至AtomGit平台。参赛队伍提交作品前，需将队长在大赛官网上的注册邮箱、用户名、姓名、手机号码等信息邮件发送给本赛题工作人员（联系邮箱：Johnhw_2019@qq.com，邮件主题命名为：“队伍名称”建仓申请），工作人员将为该队伍在 AtomGit 上创建一个私有仓库，并将队长添加为该仓库管理员。参赛队伍完成作品后，将作品相关文档及源代码提交至该仓库即可。提交作品命名方式为：赛题名称+队伍名称+作品标题。AtomGit网址：https://atomgit.com/。

10.6 奖励方案

（1）初赛评选冠军1名，奖励5万奖金；开源EDA新秀奖6名，奖励0.5万元；各颁发证书。

（2）初赛冠军将进入开源EDA与芯片赛项总决赛，在2024年4月进行总决赛路演，有机会获得“openDACS开源之星”及额外奖金2万元。

（3）为所有获奖队伍提供中科院计算所、开源芯片研究院、鹏城实验室、中科鉴芯（北京）科技有限责任公司等单位实习机会。

10.7 参考文献

[1] Chang, Kaiyan, et al. "ChipGPT: How far are we from natural language hardware design." arXiv preprint arXiv:2305.14019 (2023).

[2] https://github.com/Significant-Gravitas/Auto-GPT.

[3] Bubeck, Sébastien, et al. "Sparks of artificial general intelligence: Early experiments with gpt-4." arXiv preprint arXiv:2303.12712 (2023).

[4] https://riscv.org/wp-content/uploads/2017/05/riscv-spec-v2.2.pdf.

[5] https://github.com/sifive/benchmark-dhrystone.

1 原则上所有获奖作品需要开源，如有特殊情况需经终审评审专家集体决策同意可部分开源；

2 大赛最终解释权归开放原子开源基金会及共建方所有；

3 开放原子开源大赛监督联系人：吴铮，邮箱：wuzheng@openatom.org，电话：010-59258678转8010。